Разница между Verilog и VHDL

Verilog vs. VHDL

Verilog и VHDL являются языками описания аппаратного обеспечения, которые используются для написания программ для электронных микросхем. Эти языки используются в электронных устройствах, которые не разделяют базовую архитектуру компьютера. VHDL является более старым из двух, и основан на Ada и Pascal, таким образом наследуя характеристики от обоих языков. Verilog является относительно новым и следует методам кодирования языка программирования C.

VHDL является строго типизированным языком, и сценарии, которые не являются строго типизированными, не могут компилироваться. Строго типизированный язык, такой как VHDL, не позволяет смешивать или использовать переменные с разными классами. Verilog использует слабую типизацию, которая является противоположностью строго типизированного языка. Другое отличие - чувствительность к регистру. Verilog чувствителен к регистру и не распознает переменную, если используемый регистр не согласуется с тем, что было ранее. С другой стороны, VHDL не чувствителен к регистру, и пользователи могут свободно изменять регистр, если символы в имени и порядке остаются неизменными.

В общем, Verilog легче учиться, чем VHDL. Отчасти это связано с популярностью языка программирования C, благодаря чему большинство программистов знакомы с соглашениями, которые используются в Verilog. VHDL немного сложнее для изучения и программирования.

Преимущество VHDL состоит в том, что он имеет гораздо больше конструкций, которые помогают в моделировании высокого уровня, и отражает фактическую работу программируемого устройства. Сложные типы данных и пакеты очень желательны при программировании больших и сложных систем, которые могут иметь много функциональных частей. В Verilog нет концепции пакетов, и все программирование должно выполняться с использованием простых типов данных, предоставляемых программистом..

Наконец, в Verilog отсутствует управление библиотеками языков программирования. Это означает, что Verilog не позволит программистам помещать необходимые модули в отдельные файлы, которые вызываются во время компиляции. Большие проекты в Verilog могут оказаться в большом и трудном для отслеживания файле.

Резюме:

1. Verilog основан на C, а VHDL - на Паскале и Аде..

2. В отличие от Verilog, VHDL строго типизирован.

3. В отличие от VHDL, Verilog чувствителен к регистру.

4. Verilog легче учиться по сравнению с VHDL.

5. Verilog имеет очень простые типы данных, а VHDL позволяет пользователям создавать более сложные типы данных..

6. В Verilog отсутствует управление библиотекой, как в VHDL.